数字IC校招手撕代码: 可参数化的多端口寄存器堆设计

genvar i;
generate
for(i=0;i<PORT;i++)begin
  always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
      for(integer j=0;j<DEPTH;j++)
        data[j][WIDTH-1:0] <{(WIDTH){1'b0}};
    end
    else if(en[i] & wr[i])
      data[addr[i][WIDTH-1:0] <= din[i][WIDTH-1:0];
  end
end
endgenerate

module register_file(
clk,
rst_n,
en,
wr,
addr,
din,
dout
);


parameter       PORT    =   2;
parameter       WIDTH   =   32;
parameter       DEPTH   =   128;
parameter       DEPTH_L =   log2(DEPTH);


input                               clk;
input                               rst_n;
input   [PORT-1:0]                  en;
input   [PORT-1:0]                  wr;
input   [PORT-1:0][DEPTH_L-1:0]     addr;
input   [PORT-1:0][WIDTH-1:0]       din;
output  [PORT-1:0][WIDTH-1:0]       dout;




wire    [DEPTH-1:0][PORT-1:0]   wr_hit;
wire    [DEPTH-1:0][WIDTH-1:0]  din_mux;
reg     [DEPTH-1:0][WIDTH-1:0]  data;
reg     [PORT-1:0][WIDTH-1:0]   dout;




genvar g,h;


generate
    for(g=0;g<DEPTH;g++)begin
        for(h=0;h<PORT;h++)begin
            assign wr_hit[g][h] = en[h] & wr[h] &(addr[h]==g);
        end


        one_hot_mux_2d #(
            .WIDTH(WIDTH),
            .CNT(PORT)
        ) one_hot_mux(
            .din(din),
            .sel(wr_hit[g]),
            .dout(din_mux[g])
        );
    end
endgenerate




always @(posedge clk or negedge rst_n)begin
    integer i;
    if(!rst_n)begin
        for(i=0;i<DEPTH;i++)
            data[i] <= {(WIDTH){1'b0}};
    end
    else begin
        for(i=0;i<DEPTH;i++)begin
            if(wr_hit[i])
                data[i] <= din_mux[i];
        end
    end
end




always @(posedge clk or negedge rst_n)begin
    integer i;
    if(!rst_n)begin
        for(i=0;i<PORT;i++)
            dout[i] <= {(WIDTH){1'b0}};
    end
    else begin
        for(i=0;i<PORT;i++)
            dout[i] <= data[addr[i]];
    end
end


endmodule