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2021-07-08

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基于开源工具的 RISC-V 处理器核验证

倪晓强，国防科技大学计算机学院，长沙，中国（xiaoqiangni@nudt.edu.cn）

徐雁冰，国防科技大学计算机学院，长沙，中国（2250626553@qq.com）

曹鲜慧，国防科技大学计算机学院，长沙，中国（2558346298@qq.com）

Open Source Tools for General Purpose

RISC-V Processor Verification

Ni Xiaoqiang, College of Computer Science and Technology, National University of Defense

Technology, Changsha, China (xiaoqiangni@nudt.edu.cn)

Xu Yanbing, College of Computer Science and Technology, National University of Defense

Technology, Changsha, China (2250626553@qq.com)

Cao Xianhui, College of Computer Science and Technology, National University of Defense

Technology, Changsha, China (2558346298@qq.com)

摘要—本文基于 64 位 RISC-V 指令集架构通用处理器核（DMR）的研制，重点介绍软模拟环境下，采用开源

工具进行核级功能验证的工作。本文首先介绍了 DMR 处理器核的特点，给出了通用处理器核级功能验证的主要流

程，结合验证流程介绍了当前 RISC-V 架构相关开源工具的功能及特点，结合实际验证工作给出了当前多款 RISC-V

开源工具在实际验证工作中存在的局限性，总结了本文已完结的验证工作，并为后续验证工作选定了适配性更高的

开源工具。本文工作为 RISC-V 指令集架构通用处理器在软模拟环境中的核级功能验证工作提供了完备的验证方法

及验证流程指导。

关键词—处理器核；RISC-V；验证方法学；功能验证；核级验证；开源工具；功能覆盖率

Abstract—This paper introduced the open source verification tools related to RISC-V during the development of

a general purpose RISC-V processor core (code name DMR). This paper first gave the features of the DMR core, then

introduced the related open source tools used in DMR verification and pointed out the limitations of these open source

tools based on the practical verification works. The more adaptable tools are selected for subsequent verification works.

This paper provides a complete guidance for the core-level verification in the soft-simulation environment of general-

purpose processors.

Keywords—RISC-V; verification methodology; function verification; core-level verification; open source tool;

function coverage.

 
I.  前言 
随着信息技术的迅猛发展，作为信息系统核心的处理器（CPU）的设计规模和复杂程度也在高速增
长。由此带来 CPU 功能验证的复杂度越来越高，验证的工作量也越来越大。针对当前 CPU 设计规模，
很难用单一验证方法实现对一款高性能 CPU 的有效验证。结合 CPU 设计制定高效、完备的验证方法至
关重要。Janick Bergeron
[1
]从验证技术的角度，以 system  verilog 编写实例的方式介绍了一套完整的验证
流程。文献[2]则是以产业周期为线索，全面地介绍了功能验证的内容及意义。文献[3]示例了一款兼容
RISC-V 架构 RV32I 指令集的处理器核的功能验证流程。在优秀验证方法的指导下，高效的验证工具也
是提高验证效率的关键所在。近年来，开放的精简指令集 RISC-V 广受芯片行业青睐，针对 RISC-V 架构
的验证工具日益丰富。用于 RISC-V 的指令集模拟器有 Spike
[4]
、RiscvOVPsim
[5]
、Whisper
[6]
等；指令功能
测试集有 Riscv-tests
[7]
、 Riscv-compliance
[8]
、 Riscv-torture
[9]
等 ； 随 机 指 令 测 试 工 具 有 Riscv-dv
[10]
、
microTESK
[11]
等；其中 Riscv-dv 还具备覆盖率统计功能。 
DMR 是一款兼容 RISC-V 架构的 64 位通用处理器核心，其采用乱序超标量结构（4 发射，整数 12
级流水），支持支持 RISC-V  M/S/U 态，支持 Sv39/Sv48，物理地址 44 位。DMR 预期 SPEC2006 分数不
低于 15 分。 
DMR 处理器核拥有一套多层次多迭代的验证方法。本文主要介绍 DMR 处理器核在软模拟环境中的
核级功能验证工作，并分析 RISC-V 相关开源工具在验证工作中的有效性。本文主要贡献如下： 
•  介绍了 RISC-V 指令集架构通用微处理器核在软模拟环境中的验证方法及验证流程； 
•  分析了当前 RISC-V 相关开源验证工具在实际应用中的有效性； 
•  修补、增强了当前主要 RISC-V 开源工具的功能。 
II.  验证方法与开源工具 
DMR 结合先进的验证技术，为高性能处理器构建了一套高效、完备的多层次多迭代的功能验证思
想。其中，多层次是指根据处理器的研制周期，按照模块级、核级、系统级、原型系统级层次递进关系，
分别为每个层次选择不同的验证方法和评估标准；多迭代即指每个层次的验证工作都要建立完整的工作
周期，每个周期包含一轮完整的“设计-测试-分析”工作迭代。多层次多迭代的验证思想保证了处理器核
研制期间内有多轮完整工作周期迭代。基于不同层次的迭代工作不仅不会造成工作冗余，更是起到验证
优化、查漏补缺的作用，能够提高验证效率和质量。 
如图 1 所示，在软模拟环境中，DMR 的核级功能验证工作主要分为指令基本通路测试、合规性测
试、mini 测试、回归测试、随机测试五个阶段。目前在各个测试阶段都能够借助相关的 RISC-V 开源工
具来辅助完成。