可适用于大规模数通芯片UVM验证平台自动搭建的eSim开发.pdf

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2021-07-08

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H3C SEMI

可适用于大规模数通芯片 UVM 验证

平台自动搭建的 eSim 开发

新华三半导体技术有限公司

葛安奎，王磊，王锋

摘要：近年来，UVM 验证方法学以其优异的性能在芯片设计验证（DV）领域备受关注，各大芯片研发公司积

极部署、广泛应用。同时，UVM 验证平台搭建的复杂度和周期也成为验证工作中高技术含量的门槛。如何提高验

证平台的搭建效率、并减少验证人员的重复工作量，研究如何改善 UVM 验证平台的自动化搭建也成为设计验证

领域一大热点。

数通芯片接口数量繁多且复杂，市场上的芯片验证平台一般只能搭起基本框架，需要手动更改的较多。搭建

SOC、子系统，模块等多级 UVM 验证平台和测试用例开发耗时长，且只支持自家的 VIP，对非标支持不够。因

此如何更好的提取验证平台关键信息，高效、智能化地生成适用于大规模数通芯片的验证平台，是我们的研究重点。

本文基于自研的芯片验证开发工具 eSim，介绍 DV 团队自动化搭建 UVM 验证平台的研究工作。主要包括：

(1) 根据用户 UVM 配置和 VIP 的配置，创建和例化相应组件，并将其集成到验证平台，自动搭建验证平台整

体架构。生成针对数通芯片接口的基本 sequence 和测试用例。

(2) 自动分析 RTL 代码，抓取端口信号，例化多个 DUT 和 agents 并自动连接。eSim 系统支持寄存器

/memory 模型的自动生成和集成。减轻了繁琐的 DUT 接口信号的手动连接工作。

(3) 通过使用 config 聚合类，将 config 加载到各 env 和 agt 中，因此可以直接通过顶层 cfg 去修改

env/agent 的聚合参数，减少 config_db 的使用，集中管理配置 config，使得配置项结构更加清晰。

(4) 通过用户配置生成环境变量，自动提取各组件的文件和路径信息放入 filelist。用户可自定义各仿真使用的

编译和运行选项，通过 eSim 自动加载，使编译和运行选项能够根据业务场景动态调整。

(5) 通过加入 dpi 的接口，可以在 SV 中直接调用.so 中的函数，函数来源包含 Matlab 算法和 C 代码。通

过间接调用 Matlab 算法可以在验证平台中使用其函数来检查 DUT 的性能等指标，帮助快速检查、调试设计性

能。尤其对数通芯片中高速接口性能指标的评估较为方便。

我们开发的 eSim 工具系统，已应用到 180 亿晶体管规模数通芯片验证，目前芯片已流片。通过自动分析用

户配置、VIP 配置和 RTL 代码，自动搭建验证平台，支持性能仿真分析。例如，某一特定子系统验证平台生成周

期从上个项目的 2 周多时间缩短为 2 天，大大提高了开发效率，并加强了代码的质量、配置的灵活性、组件的

重用性、验证平台的可维护性。

关键字：IC，设计验证，自动化，UVM，eSim

I. 引言

随着半导体行业设计、器件、工艺的高速发展，集成电路的规模也不断增大，尤其在通信领域方面，

5G 数通网络既要低时延，又要具备确定性的时延能力，这给交换芯片架构设计提出了巨大的挑战

[1]

。大

规模数据通信（数通）芯片包含多处理器阵列、存储器阵列、逻辑控制单元、复杂高速协议接口和各

IO 控制单元等，可达超百亿只晶体管规模；再加上对电路性能、功耗、面积等方面的考虑，设计的复杂

H3C SEMI

性也不断增大

[2]

，使得芯片设计的正确性很难保证，芯片验证也越来越困难，成了现代芯片开发周期的

瓶颈。系统级芯片（SoC）验证环节所需要的时间一般占到整个芯片研发时间的 70%

[4]

，芯片验证已成

为芯片研发中最关键环节。如何快速搭建多个强大，高效，可靠的验证平台？我们研究了现有项目特点，

基于 UVM 方法学开发了能自动化生成针对大规模数通 SoC 芯片验证平台的工具和流程。

在项目开发进程中，芯片的开发要先根据用户需求，完成产品规格描述。系统架构设计师开始进行

系统架构设计及模块设计，此时验证工程师要提取测试点，并指定验证方案，主要工作包含：刷新测试

点列表，明确测试点的覆盖方式，验证环境的搭建策略，验证的重点难点，用例列表等。在有了 RTL

后，芯片验证更加有针对性的验证，在验证基本完成后，后端开始综合布局布线等，然后验证还要继续

前仿，等到后端给出网表后，还要进行后仿真。可见在产品需求出来后，验证就要开始工作，整个工作

周期从芯片设计初期到后端结束，验证的工作一直在进行，所以对验证人员要求极高。为了缩短项目周

期，实际项目中留给验证工作的时间并不充裕，所以验证工作对效率要求极高。另外验证工作永远不可

能完美，那么工程师也永远无法下结论说某款芯片完全没有漏洞。实际项目中，芯片的绝对漏洞是一定

存在的，工程师需要权衡这样的漏洞是否会导致正常功能无法完成，是否会导致芯片流片失败。这样就

保证了芯片的正常功能，可见验证工作永无止境。

现在芯片系统集成度和复杂度不断提高，验证环节消耗时间占用了芯片研发时间的 70％，芯片验证

已经成为芯片研发中最为关键的环节，早期验证方法大多有覆盖率低、通用性和复用性差等缺点，因此

IC 业界一直在探索提高验证效率的有效解决方案

[8]

。搭建验证环境和编写测试用例是前端验证的重要的

两大环节，验证环境搭建是验证工作中最具有挑战性的部分。稳定性和复用性是验证环境的基本要求。

不同验证工程师的编码风格和对验证环境组件的定义的差异，会对垂直和水平复用带来负担。所以自动

化生成统一架构的验证平台对大型半导体公司十分有必要。芯片验证工程还需要充分理解待验设计功能，

并具备验证语言和验证方法学基础。又因为不同工程的编码风格差异，会导致测试用例的可读性和复用

性都较差

[4]

，这两个方面都会导致验证效率无法提高。

图 1.1 验证环节不同任务平均花费时间

[3]

H3C SEMI

可适用于大规模数通芯片 UVM 验证

平台自动搭建的 eSim 开发

新华三半导体技术有限公司

葛安奎，王磊，王锋

摘要：近年来，UVM 验证方法学以其优异的性能在芯片设计验证（DV）领域备受关注，各大芯片研发公司积

极部署、广泛应用。同时，UVM 验证平台搭建的复杂度和周期也成为验证工作中高技术含量的门槛。如何提高验

证平台的搭建效率、并减少验证人员的重复工作量，研究如何改善 UVM 验证平台的自动化搭建也成为设计验证

领域一大热点。

数通芯片接口数量繁多且复杂，市场上的芯片验证平台一般只能搭起基本框架，需要手动更改的较多。搭建

SOC、子系统，模块等多级 UVM 验证平台和测试用例开发耗时长，且只支持自家的 VIP，对非标支持不够。因

此如何更好的提取验证平台关键信息，高效、智能化地生成适用于大规模数通芯片的验证平台，是我们的研究重点。

本文基于自研的芯片验证开发工具 eSim，介绍 DV 团队自动化搭建 UVM 验证平台的研究工作。主要包括：

(1) 根据用户 UVM 配置和 VIP 的配置，创建和例化相应组件，并将其集成到验证平台，自动搭建验证平台整

体架构。生成针对数通芯片接口的基本 sequence 和测试用例。

(2) 自动分析 RTL 代码，抓取端口信号，例化多个 DUT 和 agents 并自动连接。eSim 系统支持寄存器

/memory 模型的自动生成和集成。减轻了繁琐的 DUT 接口信号的手动连接工作。

(3) 通过使用 config 聚合类，将 config 加载到各 env 和 agt 中，因此可以直接通过顶层 cfg 去修改

env/agent 的聚合参数，减少 config_db 的使用，集中管理配置 config，使得配置项结构更加清晰。

(4) 通过用户配置生成环境变量，自动提取各组件的文件和路径信息放入 filelist。用户可自定义各仿真使用的

编译和运行选项，通过 eSim 自动加载，使编译和运行选项能够根据业务场景动态调整。

(5) 通过加入 dpi 的接口，可以在 SV 中直接调用.so 中的函数，函数来源包含 Matlab 算法和 C 代码。通

过间接调用 Matlab 算法可以在验证平台中使用其函数来检查 DUT 的性能等指标，帮助快速检查、调试设计性

能。尤其对数通芯片中高速接口性能指标的评估较为方便。

我们开发的 eSim 工具系统，已应用到 180 亿晶体管规模数通芯片验证，目前芯片已流片。通过自动分析用

户配置、VIP 配置和 RTL 代码，自动搭建验证平台，支持性能仿真分析。例如，某一特定子系统验证平台生成周

期从上个项目的 2 周多时间缩短为 2 天，大大提高了开发效率，并加强了代码的质量、配置的灵活性、组件的

重用性、验证平台的可维护性。

关键字：IC，设计验证，自动化，UVM，eSim

I. 引言

随着半导体行业设计、器件、工艺的高速发展，集成电路的规模也不断增大，尤其在通信领域方面，

5G 数通网络既要低时延，又要具备确定性的时延能力，这给交换芯片架构设计提出了巨大的挑战

[1]

。大

规模数据通信（数通）芯片包含多处理器阵列、存储器阵列、逻辑控制单元、复杂高速协议接口和各

IO 控制单元等，可达超百亿只晶体管规模；再加上对电路性能、功耗、面积等方面的考虑，设计的复杂

H3C SEMI

性也不断增大

[2]

，使得芯片设计的正确性很难保证，芯片验证也越来越困难，成了现代芯片开发周期的

瓶颈。系统级芯片（SoC）验证环节所需要的时间一般占到整个芯片研发时间的 70%

[4]

，芯片验证已成

为芯片研发中最关键环节。如何快速搭建多个强大，高效，可靠的验证平台？我们研究了现有项目特点，

基于 UVM 方法学开发了能自动化生成针对大规模数通 SoC 芯片验证平台的工具和流程。

在项目开发进程中，芯片的开发要先根据用户需求，完成产品规格描述。系统架构设计师开始进行

系统架构设计及模块设计，此时验证工程师要提取测试点，并指定验证方案，主要工作包含：刷新测试

点列表，明确测试点的覆盖方式，验证环境的搭建策略，验证的重点难点，用例列表等。在有了 RTL

后，芯片验证更加有针对性的验证，在验证基本完成后，后端开始综合布局布线等，然后验证还要继续

前仿，等到后端给出网表后，还要进行后仿真。可见在产品需求出来后，验证就要开始工作，整个工作

周期从芯片设计初期到后端结束，验证的工作一直在进行，所以对验证人员要求极高。为了缩短项目周

期，实际项目中留给验证工作的时间并不充裕，所以验证工作对效率要求极高。另外验证工作永远不可

能完美，那么工程师也永远无法下结论说某款芯片完全没有漏洞。实际项目中，芯片的绝对漏洞是一定

存在的，工程师需要权衡这样的漏洞是否会导致正常功能无法完成，是否会导致芯片流片失败。这样就

保证了芯片的正常功能，可见验证工作永无止境。

现在芯片系统集成度和复杂度不断提高，验证环节消耗时间占用了芯片研发时间的 70％，芯片验证

已经成为芯片研发中最为关键的环节，早期验证方法大多有覆盖率低、通用性和复用性差等缺点，因此

IC 业界一直在探索提高验证效率的有效解决方案

[8]

。搭建验证环境和编写测试用例是前端验证的重要的

两大环节，验证环境搭建是验证工作中最具有挑战性的部分。稳定性和复用性是验证环境的基本要求。

不同验证工程师的编码风格和对验证环境组件的定义的差异，会对垂直和水平复用带来负担。所以自动

化生成统一架构的验证平台对大型半导体公司十分有必要。芯片验证工程还需要充分理解待验设计功能，

并具备验证语言和验证方法学基础。又因为不同工程的编码风格差异，会导致测试用例的可读性和复用

性都较差

[4]

，这两个方面都会导致验证效率无法提高。

图 1.1 验证环节不同任务平均花费时间

[3]

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DVCon China 2021 (论文汇总)（共15篇）

5月26日，由Accellera Systems Initiative主办的DVCon China 2021在上海淳大万丽酒店圆满落幕。DVCon作为IC设计验证领域颇具影响力的大会，拥有超过30年的历史。今年的DVCon中国吸引了芯片设计和验证领域内的专家、学者近300人参会。本次会议旨在通过技术专家在UVM、形式验证、验证政策、性能分析、联合仿真等领域的技术经验分享和验证思想交流，共话IC设计验证行业的最新技术动向和创新发展趋势。大会共设2个来自于Cadence和X-EPIC公司的主题演讲、13个海报展示、8个技术论文演讲、8个来自Synopsys、Cadence、SIEMENS、X-EPIC公司的简短研讨会和1个来自Cadence公司的讲解教程。

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